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- -- and other software and tools, and its AMPP partner logic
- -- functions, and any output files from any of the foregoing
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- -- associated documentation or information are expressly subject
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- -- Subscription Agreement, Altera MegaCore Function License
- -- Agreement, or other applicable license agreement, including,
- -- without limitation, that your use is for the sole purpose of
- -- programming logic devices manufactured by Altera and sold by
- -- Altera or its authorized distributors. Please refer to the
- -- applicable agreement for further details.
- --
- -- This is a Quartus II output file. It is for reporting purposes only, and is
- -- not intended for use as a Quartus II input file. This file cannot be used
- -- to make Quartus II pin assignments - for instructions on how to make pin
- -- assignments, please see Quartus II help.
- ---------------------------------------------------------------------------------
- ---------------------------------------------------------------------------------
- -- NC : No Connect. This pin has no internal connection to the device.
- -- DNU : Do Not Use. This pin MUST NOT be connected.
- -- VCCINT : Dedicated power pin, which MUST be connected to VCC (2.5V/3.3V).
- -- VCCIO : Dedicated power pin, which MUST be connected to VCC
- -- of its bank.
- -- Bank 1: 3.3V
- -- Bank 2: 3.3V
- -- GND : Dedicated ground pin. Dedicated GND pins MUST be connected to GND.
- -- It can also be used to report unused dedicated pins. The connection
- -- on the board for unused dedicated pins depends on whether this will
- -- be used in a future design. One example is device migration. When
- -- using device migration, refer to the device pin-tables. If it is a
- -- GND pin in the pin table or if it will not be used in a future design
- -- for another purpose the it MUST be connected to GND. If it is an unused
- -- dedicated pin, then it can be connected to a valid signal on the board
- -- (low, high, or toggling) if that signal is required for a different
- -- revision of the design.
- -- GND+ : Unused input pin. It can also be used to report unused dual-purpose pins.
- -- This pin should be connected to GND. It may also be connected to a
- -- valid signal on the board (low, high, or toggling) if that signal
- -- is required for a different revision of the design.
- -- GND* : Unused I/O pin. For transceiver I/O banks (Bank 13, 14, 15, 16 and 17),
- -- connect each pin marked GND* either individually through a 10k Ohm resistor
- -- to GND or tie all pins together and connect through a single 10k Ohm resistor
- -- to GND.
- -- For non-transceiver I/O banks, connect each pin marked GND* directly to GND
- -- or leave it unconnected.
- -- RESERVED : Unused I/O pin, which MUST be left unconnected.
- -- RESERVED_INPUT : Pin is tri-stated and should be connected to the board.
- -- RESERVED_INPUT_WITH_WEAK_PULLUP : Pin is tri-stated with internal weak pull-up resistor.
- -- RESERVED_INPUT_WITH_BUS_HOLD : Pin is tri-stated with bus-hold circuitry.
- -- RESERVED_OUTPUT_DRIVEN_HIGH : Pin is output driven high.
- ---------------------------------------------------------------------------------
- ---------------------------------------------------------------------------------
- -- Pin directions (input, output or bidir) are based on device operating in user mode.
- ---------------------------------------------------------------------------------
- Quartus II Version 9.1 Build 222 10/21/2009 SJ Full Version
- CHIP "nisetroi" ASSIGNED TO AN: EPM570T100C3
- Pin Name/Usage : Location : Dir. : I/O Standard : Voltage : I/O Bank : User Assignment
- -------------------------------------------------------------------------------------------------------------
- GND* : 1 : : : : 2 :
- GND* : 2 : : : : 1 :
- MODE[0] : 3 : input : 3.3-V LVTTL : : 1 : Y
- MODE[1] : 4 : input : 3.3-V LVTTL : : 1 : Y
- FX2_SLRD : 5 : output : 3.3-V LVTTL : : 1 : Y
- FX2_SLWR : 6 : output : 3.3-V LVTTL : : 1 : Y
- RESET : 7 : input : 3.3-V LVTTL : : 1 : Y
- DIR : 8 : input : 3.3-V LVTTL : : 1 : Y
- VCCIO1 : 9 : power : : 3.3V : 1 :
- GNDIO : 10 : gnd : : : :
- GNDINT : 11 : gnd : : : :
- GND* : 12 : : : : 1 :
- VCCINT : 13 : power : : 2.5V/3.3V : :
- FX2_IFCLK : 14 : input : 3.3-V LVTTL : : 1 : Y
- ADDR[2] : 15 : input : 3.3-V LVTTL : : 1 : Y
- ADDR[1] : 16 : input : 3.3-V LVTTL : : 1 : Y
- ADDR[0] : 17 : input : 3.3-V LVTTL : : 1 : Y
- FX2_PKTEND : 18 : output : 3.3-V LVTTL : : 1 : Y
- FX2_FIFOADR[1] : 19 : output : 3.3-V LVTTL : : 1 : Y
- FX2_FIFOADR[0] : 20 : output : 3.3-V LVTTL : : 1 : Y
- FX2_SLOE : 21 : output : 3.3-V LVTTL : : 1 : Y
- TMS : 22 : input : : : 1 :
- TDI : 23 : input : : : 1 :
- TCK : 24 : input : : : 1 :
- TDO : 25 : output : : : 1 :
- FX2_FLAGC : 26 : input : 3.3-V LVTTL : : 1 : Y
- FX2_FLAGB : 27 : input : 3.3-V LVTTL : : 1 : Y
- FX2_FLAGA : 28 : input : 3.3-V LVTTL : : 1 : Y
- FX2_FD[7] : 29 : bidir : 3.3-V LVTTL : : 1 : Y
- FX2_FD[6] : 30 : bidir : 3.3-V LVTTL : : 1 : Y
- VCCIO1 : 31 : power : : 3.3V : 1 :
- GNDIO : 32 : gnd : : : :
- FX2_FD[5] : 33 : bidir : 3.3-V LVTTL : : 1 : Y
- FX2_FD[4] : 34 : bidir : 3.3-V LVTTL : : 1 : Y
- FX2_FD[0] : 35 : bidir : 3.3-V LVTTL : : 1 : Y
- FX2_FD[1] : 36 : bidir : 3.3-V LVTTL : : 1 : Y
- GNDINT : 37 : gnd : : : :
- FX2_FD[2] : 38 : bidir : 3.3-V LVTTL : : 1 : Y
- VCCINT : 39 : power : : 2.5V/3.3V : :
- FX2_FD[3] : 40 : bidir : 3.3-V LVTTL : : 1 : Y
- SOUT : 41 : output : 3.3-V LVTTL : : 1 : Y
- GND* : 42 : : : : 1 :
- GND* : 43 : : : : 1 :
- LCDB1[0] : 44 : input : 3.3-V LVTTL : : 1 : Y
- VCCIO1 : 45 : power : : 3.3V : 1 :
- GNDIO : 46 : gnd : : : :
- LCDB1[1] : 47 : input : 3.3-V LVTTL : : 1 : Y
- LCDB1[2] : 48 : input : 3.3-V LVTTL : : 1 : Y
- LCDB1[3] : 49 : input : 3.3-V LVTTL : : 1 : Y
- LCDB1[4] : 50 : input : 3.3-V LVTTL : : 1 : Y
- LCDB1[5] : 51 : input : 3.3-V LVTTL : : 1 : Y
- LCDR1[0] : 52 : input : 3.3-V LVTTL : : 2 : Y
- LCDR1[1] : 53 : input : 3.3-V LVTTL : : 2 : Y
- LCDR1[2] : 54 : input : 3.3-V LVTTL : : 2 : Y
- LCDR1[3] : 55 : input : 3.3-V LVTTL : : 2 : Y
- LCDR1[4] : 56 : input : 3.3-V LVTTL : : 2 : Y
- LCDR1[5] : 57 : input : 3.3-V LVTTL : : 2 : Y
- SND_WS : 58 : input : 3.3-V LVTTL : : 2 : Y
- VCCIO2 : 59 : power : : 3.3V : 2 :
- GNDIO : 60 : gnd : : : :
- SND_SDO : 61 : input : 3.3-V LVTTL : : 2 : Y
- CLK : 62 : input : 3.3V Schmitt Trigger Input : : 2 : Y
- VCCINT : 63 : power : : 2.5V/3.3V : :
- SND_MCLK : 64 : input : 3.3-V LVTTL : : 2 : Y
- GNDINT : 65 : gnd : : : :
- Hsync : 66 : input : 3.3V Schmitt Trigger Input : : 2 : Y
- Vsync : 67 : input : 3.3V Schmitt Trigger Input : : 2 : Y
- GND* : 68 : : : : 2 :
- GND* : 69 : : : : 2 :
- LCDG1[0] : 70 : input : 3.3-V LVTTL : : 2 : Y
- LCDG1[1] : 71 : input : 3.3-V LVTTL : : 2 : Y
- LCDG1[2] : 72 : input : 3.3-V LVTTL : : 2 : Y
- LCDG1[3] : 73 : input : 3.3-V LVTTL : : 2 : Y
- LCDG1[4] : 74 : input : 3.3-V LVTTL : : 2 : Y
- LCDG1[5] : 75 : input : 3.3-V LVTTL : : 2 : Y
- LCDG2[5] : 76 : input : 3.3-V LVTTL : : 2 : Y
- LCDG2[4] : 77 : input : 3.3-V LVTTL : : 2 : Y
- LCDG2[3] : 78 : input : 3.3-V LVTTL : : 2 : Y
- GNDIO : 79 : gnd : : : :
- VCCIO2 : 80 : power : : 3.3V : 2 :
- LCDG2[2] : 81 : input : 3.3-V LVTTL : : 2 : Y
- LCDG2[1] : 82 : input : 3.3-V LVTTL : : 2 : Y
- LCDG2[0] : 83 : input : 3.3-V LVTTL : : 2 : Y
- LCDR2[5] : 84 : input : 3.3-V LVTTL : : 2 : Y
- LCDR2[4] : 85 : input : 3.3-V LVTTL : : 2 : Y
- LCDR2[3] : 86 : input : 3.3-V LVTTL : : 2 : Y
- LCDR2[2] : 87 : input : 3.3-V LVTTL : : 2 : Y
- VCCINT : 88 : power : : 2.5V/3.3V : :
- LCDR2[1] : 89 : input : 3.3-V LVTTL : : 2 : Y
- GNDINT : 90 : gnd : : : :
- LCDR2[0] : 91 : input : 3.3-V LVTTL : : 2 : Y
- LCDB2[5] : 92 : input : 3.3-V LVTTL : : 2 : Y
- GNDIO : 93 : gnd : : : :
- VCCIO2 : 94 : power : : 3.3V : 2 :
- LCDB2[4] : 95 : input : 3.3-V LVTTL : : 2 : Y
- LCDB2[3] : 96 : input : 3.3-V LVTTL : : 2 : Y
- LCDB2[2] : 97 : input : 3.3-V LVTTL : : 2 : Y
- LCDB2[1] : 98 : input : 3.3-V LVTTL : : 2 : Y
- LCDB2[0] : 99 : input : 3.3-V LVTTL : : 2 : Y
- GND* : 100 : : : : 2 :
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