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Killy728

nisetroi.pin

May 3rd, 2025
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  1. -- Copyright (C) 1991-2009 Altera Corporation
  2. -- Your use of Altera Corporation's design tools, logic functions
  3. -- and other software and tools, and its AMPP partner logic
  4. -- functions, and any output files from any of the foregoing
  5. -- (including device programming or simulation files), and any
  6. -- associated documentation or information are expressly subject
  7. -- to the terms and conditions of the Altera Program License
  8. -- Subscription Agreement, Altera MegaCore Function License
  9. -- Agreement, or other applicable license agreement, including,
  10. -- without limitation, that your use is for the sole purpose of
  11. -- programming logic devices manufactured by Altera and sold by
  12. -- Altera or its authorized distributors. Please refer to the
  13. -- applicable agreement for further details.
  14. --
  15. -- This is a Quartus II output file. It is for reporting purposes only, and is
  16. -- not intended for use as a Quartus II input file. This file cannot be used
  17. -- to make Quartus II pin assignments - for instructions on how to make pin
  18. -- assignments, please see Quartus II help.
  19. ---------------------------------------------------------------------------------
  20.  
  21.  
  22.  
  23. ---------------------------------------------------------------------------------
  24. -- NC : No Connect. This pin has no internal connection to the device.
  25. -- DNU : Do Not Use. This pin MUST NOT be connected.
  26. -- VCCINT : Dedicated power pin, which MUST be connected to VCC (2.5V/3.3V).
  27. -- VCCIO : Dedicated power pin, which MUST be connected to VCC
  28. -- of its bank.
  29. -- Bank 1: 3.3V
  30. -- Bank 2: 3.3V
  31. -- GND : Dedicated ground pin. Dedicated GND pins MUST be connected to GND.
  32. -- It can also be used to report unused dedicated pins. The connection
  33. -- on the board for unused dedicated pins depends on whether this will
  34. -- be used in a future design. One example is device migration. When
  35. -- using device migration, refer to the device pin-tables. If it is a
  36. -- GND pin in the pin table or if it will not be used in a future design
  37. -- for another purpose the it MUST be connected to GND. If it is an unused
  38. -- dedicated pin, then it can be connected to a valid signal on the board
  39. -- (low, high, or toggling) if that signal is required for a different
  40. -- revision of the design.
  41. -- GND+ : Unused input pin. It can also be used to report unused dual-purpose pins.
  42. -- This pin should be connected to GND. It may also be connected to a
  43. -- valid signal on the board (low, high, or toggling) if that signal
  44. -- is required for a different revision of the design.
  45. -- GND* : Unused I/O pin. For transceiver I/O banks (Bank 13, 14, 15, 16 and 17),
  46. -- connect each pin marked GND* either individually through a 10k Ohm resistor
  47. -- to GND or tie all pins together and connect through a single 10k Ohm resistor
  48. -- to GND.
  49. -- For non-transceiver I/O banks, connect each pin marked GND* directly to GND
  50. -- or leave it unconnected.
  51. -- RESERVED : Unused I/O pin, which MUST be left unconnected.
  52. -- RESERVED_INPUT : Pin is tri-stated and should be connected to the board.
  53. -- RESERVED_INPUT_WITH_WEAK_PULLUP : Pin is tri-stated with internal weak pull-up resistor.
  54. -- RESERVED_INPUT_WITH_BUS_HOLD : Pin is tri-stated with bus-hold circuitry.
  55. -- RESERVED_OUTPUT_DRIVEN_HIGH : Pin is output driven high.
  56. ---------------------------------------------------------------------------------
  57.  
  58.  
  59.  
  60. ---------------------------------------------------------------------------------
  61. -- Pin directions (input, output or bidir) are based on device operating in user mode.
  62. ---------------------------------------------------------------------------------
  63.  
  64. Quartus II Version 9.1 Build 222 10/21/2009 SJ Full Version
  65. CHIP "nisetroi" ASSIGNED TO AN: EPM570T100C3
  66.  
  67. Pin Name/Usage : Location : Dir. : I/O Standard : Voltage : I/O Bank : User Assignment
  68. -------------------------------------------------------------------------------------------------------------
  69. GND* : 1 : : : : 2 :
  70. GND* : 2 : : : : 1 :
  71. MODE[0] : 3 : input : 3.3-V LVTTL : : 1 : Y
  72. MODE[1] : 4 : input : 3.3-V LVTTL : : 1 : Y
  73. FX2_SLRD : 5 : output : 3.3-V LVTTL : : 1 : Y
  74. FX2_SLWR : 6 : output : 3.3-V LVTTL : : 1 : Y
  75. RESET : 7 : input : 3.3-V LVTTL : : 1 : Y
  76. DIR : 8 : input : 3.3-V LVTTL : : 1 : Y
  77. VCCIO1 : 9 : power : : 3.3V : 1 :
  78. GNDIO : 10 : gnd : : : :
  79. GNDINT : 11 : gnd : : : :
  80. GND* : 12 : : : : 1 :
  81. VCCINT : 13 : power : : 2.5V/3.3V : :
  82. FX2_IFCLK : 14 : input : 3.3-V LVTTL : : 1 : Y
  83. ADDR[2] : 15 : input : 3.3-V LVTTL : : 1 : Y
  84. ADDR[1] : 16 : input : 3.3-V LVTTL : : 1 : Y
  85. ADDR[0] : 17 : input : 3.3-V LVTTL : : 1 : Y
  86. FX2_PKTEND : 18 : output : 3.3-V LVTTL : : 1 : Y
  87. FX2_FIFOADR[1] : 19 : output : 3.3-V LVTTL : : 1 : Y
  88. FX2_FIFOADR[0] : 20 : output : 3.3-V LVTTL : : 1 : Y
  89. FX2_SLOE : 21 : output : 3.3-V LVTTL : : 1 : Y
  90. TMS : 22 : input : : : 1 :
  91. TDI : 23 : input : : : 1 :
  92. TCK : 24 : input : : : 1 :
  93. TDO : 25 : output : : : 1 :
  94. FX2_FLAGC : 26 : input : 3.3-V LVTTL : : 1 : Y
  95. FX2_FLAGB : 27 : input : 3.3-V LVTTL : : 1 : Y
  96. FX2_FLAGA : 28 : input : 3.3-V LVTTL : : 1 : Y
  97. FX2_FD[7] : 29 : bidir : 3.3-V LVTTL : : 1 : Y
  98. FX2_FD[6] : 30 : bidir : 3.3-V LVTTL : : 1 : Y
  99. VCCIO1 : 31 : power : : 3.3V : 1 :
  100. GNDIO : 32 : gnd : : : :
  101. FX2_FD[5] : 33 : bidir : 3.3-V LVTTL : : 1 : Y
  102. FX2_FD[4] : 34 : bidir : 3.3-V LVTTL : : 1 : Y
  103. FX2_FD[0] : 35 : bidir : 3.3-V LVTTL : : 1 : Y
  104. FX2_FD[1] : 36 : bidir : 3.3-V LVTTL : : 1 : Y
  105. GNDINT : 37 : gnd : : : :
  106. FX2_FD[2] : 38 : bidir : 3.3-V LVTTL : : 1 : Y
  107. VCCINT : 39 : power : : 2.5V/3.3V : :
  108. FX2_FD[3] : 40 : bidir : 3.3-V LVTTL : : 1 : Y
  109. SOUT : 41 : output : 3.3-V LVTTL : : 1 : Y
  110. GND* : 42 : : : : 1 :
  111. GND* : 43 : : : : 1 :
  112. LCDB1[0] : 44 : input : 3.3-V LVTTL : : 1 : Y
  113. VCCIO1 : 45 : power : : 3.3V : 1 :
  114. GNDIO : 46 : gnd : : : :
  115. LCDB1[1] : 47 : input : 3.3-V LVTTL : : 1 : Y
  116. LCDB1[2] : 48 : input : 3.3-V LVTTL : : 1 : Y
  117. LCDB1[3] : 49 : input : 3.3-V LVTTL : : 1 : Y
  118. LCDB1[4] : 50 : input : 3.3-V LVTTL : : 1 : Y
  119. LCDB1[5] : 51 : input : 3.3-V LVTTL : : 1 : Y
  120. LCDR1[0] : 52 : input : 3.3-V LVTTL : : 2 : Y
  121. LCDR1[1] : 53 : input : 3.3-V LVTTL : : 2 : Y
  122. LCDR1[2] : 54 : input : 3.3-V LVTTL : : 2 : Y
  123. LCDR1[3] : 55 : input : 3.3-V LVTTL : : 2 : Y
  124. LCDR1[4] : 56 : input : 3.3-V LVTTL : : 2 : Y
  125. LCDR1[5] : 57 : input : 3.3-V LVTTL : : 2 : Y
  126. SND_WS : 58 : input : 3.3-V LVTTL : : 2 : Y
  127. VCCIO2 : 59 : power : : 3.3V : 2 :
  128. GNDIO : 60 : gnd : : : :
  129. SND_SDO : 61 : input : 3.3-V LVTTL : : 2 : Y
  130. CLK : 62 : input : 3.3V Schmitt Trigger Input : : 2 : Y
  131. VCCINT : 63 : power : : 2.5V/3.3V : :
  132. SND_MCLK : 64 : input : 3.3-V LVTTL : : 2 : Y
  133. GNDINT : 65 : gnd : : : :
  134. Hsync : 66 : input : 3.3V Schmitt Trigger Input : : 2 : Y
  135. Vsync : 67 : input : 3.3V Schmitt Trigger Input : : 2 : Y
  136. GND* : 68 : : : : 2 :
  137. GND* : 69 : : : : 2 :
  138. LCDG1[0] : 70 : input : 3.3-V LVTTL : : 2 : Y
  139. LCDG1[1] : 71 : input : 3.3-V LVTTL : : 2 : Y
  140. LCDG1[2] : 72 : input : 3.3-V LVTTL : : 2 : Y
  141. LCDG1[3] : 73 : input : 3.3-V LVTTL : : 2 : Y
  142. LCDG1[4] : 74 : input : 3.3-V LVTTL : : 2 : Y
  143. LCDG1[5] : 75 : input : 3.3-V LVTTL : : 2 : Y
  144. LCDG2[5] : 76 : input : 3.3-V LVTTL : : 2 : Y
  145. LCDG2[4] : 77 : input : 3.3-V LVTTL : : 2 : Y
  146. LCDG2[3] : 78 : input : 3.3-V LVTTL : : 2 : Y
  147. GNDIO : 79 : gnd : : : :
  148. VCCIO2 : 80 : power : : 3.3V : 2 :
  149. LCDG2[2] : 81 : input : 3.3-V LVTTL : : 2 : Y
  150. LCDG2[1] : 82 : input : 3.3-V LVTTL : : 2 : Y
  151. LCDG2[0] : 83 : input : 3.3-V LVTTL : : 2 : Y
  152. LCDR2[5] : 84 : input : 3.3-V LVTTL : : 2 : Y
  153. LCDR2[4] : 85 : input : 3.3-V LVTTL : : 2 : Y
  154. LCDR2[3] : 86 : input : 3.3-V LVTTL : : 2 : Y
  155. LCDR2[2] : 87 : input : 3.3-V LVTTL : : 2 : Y
  156. VCCINT : 88 : power : : 2.5V/3.3V : :
  157. LCDR2[1] : 89 : input : 3.3-V LVTTL : : 2 : Y
  158. GNDINT : 90 : gnd : : : :
  159. LCDR2[0] : 91 : input : 3.3-V LVTTL : : 2 : Y
  160. LCDB2[5] : 92 : input : 3.3-V LVTTL : : 2 : Y
  161. GNDIO : 93 : gnd : : : :
  162. VCCIO2 : 94 : power : : 3.3V : 2 :
  163. LCDB2[4] : 95 : input : 3.3-V LVTTL : : 2 : Y
  164. LCDB2[3] : 96 : input : 3.3-V LVTTL : : 2 : Y
  165. LCDB2[2] : 97 : input : 3.3-V LVTTL : : 2 : Y
  166. LCDB2[1] : 98 : input : 3.3-V LVTTL : : 2 : Y
  167. LCDB2[0] : 99 : input : 3.3-V LVTTL : : 2 : Y
  168. GND* : 100 : : : : 2 :
  169.  
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